CPO測試

定義

CPO 測試涵蓋從 PIC 晶圓級測試到模組級 final test 的完整流程：因 CPO 同時含電 IC 與光 IC，測試需在每個階段同時處理高速電訊號（224G PAM4+）與光學功率/波長/偏振等多物理量。測試產能與治具（socket、FAU 對位、光學儀器整合）是 CPO 從百萬顆放大到千萬顆年出貨的隱形卡點。本頁自 技術_CPO 拆出。

CPO Test Flow 與四大製造瓶頸

四大瓶頸（穎崴 2026-05 整理）

1. 機械極端（Mechanical Extremes）
2. Package Size > 100mm × 100mm，up to 200mm
3. Pin Count > 10,000，up to 50,000 pins
4. Key Challenge：Warpage 高達 0.6mm
5. 電氣性能極限（Electrical Performance Barriers）
6. Signal Speed 224 Gbps PAM4 → 448 Gbps
7. Key Challenge：Signal Integrity、Crosstalk、448G Electrical Wall（銅介質 ~ −10 dB Insertion Loss / 1 inch @ 112 GHz）
8. 熱密度危機（Thermal Density Crisis）
9. Power Consumption > 4,000W per device
10. Key Challenge：Thermal Runaway / Solder Melt
11. Socket Power Loss > 500W
12. 異質整合（Heterogeneous Integration）
13. Organic Substrate 的 CTE mismatch 造成 warping & misalignment
14. Glass Interposer / Substrate 為突破方案（詳見 技術_CoWoS / 技術_玻璃芯基板）

FAU Active Alignment（D-FAU / iFAU 共同瓶頸）

為何 CPO 必須用 SMF（Single Mode Fiber）：矽光子波導本身就是單模，光自 ASIC 出來時即為基模狀態；用 SMF 不是設計選擇而是由晶圓級的矽光子平台所決定。MMF 在 > 100m 或 > 100 Gbps 時即崩潰；SMF 可支援 200 Gbps+ 跨 2 km+，是 CPO 部署的物理必然。

為何銅 + DSP 路線在 448G 撞牆

• 銅 channel loss：1 inch 高階介電質 @ 112 GHz Nyquist，插損已接近 −10 dB
• Skin Effect Limit：> 100 GHz 時 skin depth 跌破 0.2 μm
• DSP Power Explosion：要靠 DSP 補償物理 loss，ADC 取樣需 > 224 GS/s
• 介電損耗倍數：損耗隨頻率線性放大

448G 規格比較：

CPO 四階段測試方法論

封裝級測試（final test）放量瓶頸（SemiEng，2026-06）

• 連接器無標準化：每個 CPO 設計的光連接器都不同（五路線並存，見 技術_CPO光連接器），測試端需為每個設計客製機械手對位配方與 DIB 治具（Teradyne）。
• 測試雷射數量：單一光引擎需 4–8 顆雷射，16–32 引擎模組要 64–128 顆雷射源；CWDM/DWDM 多波長再放大。
• ATE 改造路線：Advantest 以「光學 load board」中間層（掛在電性 load board 與 handler 之間，承載光訊號、外部雷射與機械連接）改造既有測試機隊，避免整廠換機；Teradyne 走光電儀器單機整合＋資料同步。
• DIB / 治具：光路往返損耗需校準、DUT socket 面對翹曲/共面性/耦合干擾（Amkor）；FAU 保護與 6 自由度主動對位自動化是 HVM 前提（Lightmatter）。
• 資料管理：電測（STDF）與光測（CSV 等）資料格式分流是良率學習瓶頸；「雙域 ATE」單一紀錄輸出可大幅簡化分析（yieldWerx）。
• 業界共識：無 showstopper，但治具可靠度、資料紀律與光電儀器整合決定放量斜率。

Insertion 分段與潛在供應商矩陣（機構C，2026-07）

機構C把 CPO 測試流程拆成 4-5 個 test insertion（切法不同會有 3/3.5 之分），並給出各站點潛在供應商。這是目前 vault 內最完整的一份 CPO 測試供應商對照。

（報告原文對多數欄位標問號，代表供應商選擇未定案；台廠以粗體標示）

各 insertion 的技術重點與分工邏輯

• Insertion 1（EIC / PIC 各自晶圓測試）：有時被稱為「只測 PIC 晶圓」，因為 EIC 晶圓測試早已是成熟技術。此階段 PIC 與 EIC 各需自己的探針卡與 prober，測試為單面（上表面）。FormFactor 已開始出貨此站點的測試系統並在 2026 年 4 月法說上調 CPO 營收指引。
• Insertion 2（EPIC 雙面晶圓測試）：EIC 晶圓先切割，良品 die 以 hybrid bonding 疊到 PIC 晶圓上（成為 EPIC 晶圓），同時加上矽載板；接著做光電同測。必須雙面測試——電性探測從上方、光學探測從下方。因複雜度高、附加價值高，許多供應商都在投入資源；設備決定後才會跟著設計專用探針卡。
• Insertion 3 / 3.5（OE 單顆級 / 封裝級）：hybrid bonding 後的 PIC-EIC 堆疊切割成 OE 晶片。是否在貼 FAU / receptacle / 結構補強件前先測，尚未定案，因此有 3 / 3.5（封裝前後）之分。從此階段起測試進入 OSAT。貼 FAU 或 receptacle 取決於各家架構。封裝前類似 die-level test（近似晶圓針測）、封裝後更接近 chip-level probing；通常上表面做光學測試、下表面做電性測試。
• Insertion 4（模組／系統級）：良品 OE 裝到基板（未來可能是中介層）上，與 ASIC 同一表面組成 CPO 模組；此站點要確保整個模組運作正常、ASIC 與 OE 之間通訊順暢。之後是否還要再上大板做 SLT 仍未定。

分工判斷：機構C認為前兩個 insertion 由晶圓廠處理（屬晶圓級製程且涉及 EIC / PIC 堆疊）；Insertion 3 起 OSAT 可以參與，初期主要服務商可能是 SPIL（日月光旗下矽品），量產放大或更多廠商加入新專案後其他 OSAT 亦可切入。

尚未定案的變數（機構C產業訪查）

1. Insertion 2 缺好方案：雙面晶圓測試要求極高。
2. Insertion 3 是否 die-level 與封裝級都做。
3. Insertion 4 之後是否還需要 SLT。
4. 即使流程定了，良率是多少仍未知。
5. 各站點供應商選擇未定，而設備選擇會連動測試介面的採用。

機構C結論：CPO 是半導體製造「痛但不可逆」的轉變，會為測試供應商開出全新市場；一旦突破工程極限、市場成熟，這些供應商將迎來新格局。另註：NVIDIA 的 Ethernet scale-out CPO 交換器預計自 2H26E 隨 Vera Rubin 平台推出（首款 CPO 交換器 Spectrum-6 已於 2026-03 進入全面量產），2026 年不會有顯著放量，但元件複雜度與高材料／生產成本抬高了失敗代價——這正是測試強度的核心驅動力。

台股觀察

相關技術

• 技術_CPO（母頁：系統架構與平台）
• 技術_CPO光連接器（測試插拔的介面層）
• 技術_HyperSocket
• 技術_FAU

供應鏈

→ 供應鏈_CPO_D-FAU

來源

• 機構C，2026-07（Insertion 1-4 分段定義與潛在供應商矩陣、雙面晶圓測試難點、SPIL 為 Insertion 3 起初期主要服務商、五項未定變數）
• 穎崴 CPO 論壇簡報，2026-05（Test Flow 五階段、四大瓶頸、四階段測試方法論、Module 4 步組裝；原載 技術_CPO，2026-07-22 拆頁移入）
• SemiEng，2026-06（final test 放量瓶頸、ATE 改造、DIB、資料管理）
• 機構H，2026-05（致茂 CPO insertion 角色）

相關頁面

• 供應鏈_半導體測試硬體
• 技術_測試座Socket