EMIB-T

定義

EMIB-T（Embedded Multi-die Interconnect Bridge with TSV）是 Intel 的先進封裝技術，在 ABF 載板中嵌入局部矽橋（embedded silicon bridge） 來實現高密度 die-to-die 互連，並透過 TSV（Through Silicon Via）強化垂直連接，是 Intel 與台積電 技術_CoWoS（特別是 CoWoS-L）對位競爭的 AI 加速器封裝路線。設計哲學上，EMIB-T 把高密度互連集中在橋接區域，其餘大面積路由責任推回 ABF 載板，因此 ABF 載板生態系（Ibiden、Shinko、Unimicron / 欣興 等）的技術準備度與產能擴張是 EMIB-T 滲透的關鍵檢核點。

Intel 於 2017 年推出 EMIB（Embedded Multi-die Interconnect Bridge），以埋入 IC 載板 build-up layer 的矽橋連接上方 chiplet，免用完整中介層。EMIB-T 則在橋接 die 內加入 TSV，形成垂直供電網路，縮短繞線距離並改善供電效率；Intel 將其瞄準 HBM4 / HBM4E 與邏輯 chiplet 互連。

圖解

flowchart TB
    subgraph EMIBT[Intel EMIB-T 架構]
        A1[GPU/ASIC die] --> B1[局部 Silicon Bridge]
        A2[HBM stacks] --> B1
        B1 --> C1[ABF 載板<br/>承擔大面積路由]
        C1 --> D1[電源 / 訊號分配 / 嵌入式 trace]
    end

    subgraph COWOSL[TSMC CoWoS-L 架構]
        A3[GPU/ASIC die] --> B2[Silicon Interposer + RDL]
        A4[HBM stacks] --> B2
        B2 --> C2[ABF 載板<br/>簡化角色]
    end

    EMIBT -. 客戶 dual sourcing 評估 .-> COWOSL

圖說：EMIB-T 把高密度互連責任放在局部矽橋，大面積路由由 ABF 載板承擔；CoWoS-L 則用 silicon interposer + RDL 承擔大面積互連，ABF 載板角色相對較簡單。

技術原理

• 局部矽橋（local silicon bridge）：嵌入 ABF 載板上層的小型矽片，提供高密度的 die-to-die 互連（HBM PHY、chip-to-chip）；不像 CoWoS-L 需要覆蓋整個封裝面積的 silicon interposer。
• TSV 強化：透過 Through Silicon Via 增加垂直訊號 / 電源密度。
• EMIB-T TSV bridge die：相較既有 EMIB，EMIB-T 在 bridge die 內加入 TSV 建立垂直供電網路；製程流與傳統 EMIB 差異不大，主要差別是 TSV bridge die 放入載板 cavity 後形成 solder joint。
• S-SiCap / IPD 供應鏈：機構B指出 AP Memory 的 S-SiCap 業務可能在 2027/28 透過供應 IPD（integrated passive devices）給 Humufish TPU 滲透 EMIB 供應鏈；6770_力積電（市）是 AP Memory S-SiCap 代工夥伴。
• SEMCO Si-Cap 長約驗證：機構B 2026-05 報告指出 009150.KR(semco) 約 W1.5 兆 Si-Cap 合約可能主要供應下一代 TPU 的 EMIB-T，期間為 2027-2028。這是 EMIB-T 供應鏈中被動元件 / 去耦電容價值量擴大的外部驗證。
• 組裝端外包 AMKR.US(amkor)：機構O（2026-07，某研討會）指出 EMIB-T 的挑戰不只在基板開發，組裝製程同樣是瓶頸；IFS 計畫將組裝技術授權給 Amkor Technology 並把組裝環節外包給 Amkor。這是 EMIB-T 組裝端首次出現具名第三方 OSAT 夥伴，補足既有頁面「組裝能力不足」風險描述的具體解方線索。
• ABF 載板需求飆升：因為大面積 routing 推回載板，ABF 必須滿足：
• Ultra-fine line/space 路由（細線寬 / 細間距）
• Advanced laser via 結構（精密雷射鑽孔）
• Higher layer counts（更多層數）
• Tighter warpage control（翹曲控制）
• Lower-loss ABF materials（低損耗膜材料）
• Embedded routing / 嵌入式 trace 管理
• 設計挑戰（vs CoWoS-L）：
• Bump 架構與 pad 配置：原本為 CoWoS-L 設計的 HBM PHY、micro bump、power pad 配置可能需要重做
• Power delivery integrity：EMIB-T 重度依賴載板側電力路由，CoWoS-L 可用大面積矽路由協助平衡
• HBM 訊號完整性：HBM4 等高速並行介面需大量平行路由，EMIB-T 必須仔細優化橋接位置與載板逸出路由

ECTC 2026 技術揭露（Intel 官方數據，2026-07-06 更新）

Intel 是 ECTC 2026 最大企業發表者（12 篇論文，vs 台積電僅 3 篇、Samsung 11 篇），核心揭露為 EMIB-T 的規格驗證進度與路線圖：

Bump pitch 微縮進度 - 已在 2× reticle 矽含量封裝上驗證 36/35µm bump pitch（Granite Rapids 為 45µm，密度 +65%），並擴展至 4.5× reticle 封裝，目標 2026 年底完成認證 - 下一步 25µm pitch 測試中（兩顆 1-reticle die 由單一 3mm×18mm 橋連接） - 25µm 以下焊料體積過小，短路/斷路與組裝良率損失大增——微縮限制從橋路由密度轉移到 bump 成形、置件精度與組裝良率

封裝尺寸上限 - 展示 240mm×240mm quarter-panel 測試載具（約 67 reticles 面積）；SemiAnalysis 現場觀察樣品翹曲嚴重，基板搬運、翹曲、對位、panel 級圖形化成為首要限制 - Intel 定調 quarter-panel 為實務目標（非 full panel）

橋內供電（TSV + MIM）量化數據 - 橋 TSV 直通供電使 DC 壓降減少 68–80%（VDDQ −80%／VDDQL −70%／VDD −68%） - 橋內 MIM 電容密度 500 nF/mm²（與 Intel 18A MIM 相當），使 PDN AC 阻抗改善 >82% - 橋為 10 金屬層（4 routing 層），MIM 位於 M1–M2 之間

HBM4E 訊號完整性 - 12 Gb/s 模擬眼寬 ~67% UI（無均衡），加 1-tap DFE 後 ~72.5%；12.8/14/16 Gb/s 測試下眼寬均 >60% - HBM4 pin 數比 HBM3 倍增、PHY 需額外電源軌（VDDQ/VDDQL），Intel 以分層路由（最長通道走乾淨層）控制串擾

路線圖：更高密度橋內 MIM、更大高寬比橋 die、sub-25µm pitch、主動橋（active bridge）、橋內嵌入式穩壓器；另揭露基板核心嵌入 DTC 與 >2500 nF/mm² eMIM-T 概念（尚未出現在量產品）。SemiAnalysis 判斷：EMIB-T 縮小了與 CoWoS 的差距，但台積電在 DTC/eDTC、整合穩壓器與主動 LSI 上仍領先。

Intel 官方會後口徑交叉對照（Intel Foundry 自撰投稿，3DInCites，2026-06）： - 官方彙總稱已展示 FLI bump pitch 縮至 25µm、封裝尺寸至 120×120mm、單封裝整合 >9× reticle 的運算+記憶體矽含量、HBM4e >12 Gb/s、UCIe 64 Gb/s——行銷口徑把「測試中」項目一併列入，與 SemiAnalysis 現場紀錄（36/35µm 已驗證、25µm 測試中、4.5× reticle 年底認證）並讀更準確。 - 與矽品（SPIL，3711_日月光投控（市））合作：SRAM chiplet 以 3D 整合嵌入 fan-out embedded bridge——Intel 橋接封裝生態圈納入台系 OSAT 的直接證據，後段外包環節值得追蹤。

ECTC 2026 圖解

競爭格局

機構C指出，Alchip 的 AWS Trainium 專案是 Intel Foundry EMIB 的首個外部客戶，代表部分 AI ASIC 客戶在 CoWoS 之外尋找替代先進封裝供給。其供應鏈回饋也顯示，聯發科下世代 Google TPU（2027F）可能採用 Intel EMIB-T。

機構B（2026-05，聯發科報告）進一步確認：聯發科 2nm TPU（Humufish）採雙源封裝——TSMC CoWoS-L 確保最低量產 + Intel EMIB-T 為降成本、放量主力；EMIB 於 Intel foundry 良率已 >90%。機構B認為 TSMC CoWoS 實務 reticle 上限約 ~9.7x，而 EMIB 可支援 >12x，故 2028 大型 TPU 偏向 EMIB；bumping 由 PTI 等、silicon bridge die 由 Intel foundry 供應。

技術瓶頸 / 風險

• ABF 載板技術 / 產能準備度：機構A認為 ABF 載板生態系成熟度是 EMIB-T 在未來 2-3 年滲透的關鍵 checkpoint；包含細線寬量產、低翹曲、嵌入式橋接整合能力等。
• 客戶 dual sourcing 成本：AI 加速器原本為 CoWoS-L 設計，移植到 EMIB-T 需重做 bump 配置、訊號介面與電源網路；生態系驗證與可靠度成本顯著上升。
• Intel 製程競爭力：EMIB-T 綁定 Intel 18A / 14A，若 Intel 製程節點落後 TSMC 同代，封裝技術差異化難以彌補製程劣勢。
• 熱與電力挑戰：AI 加速器封裝功耗逐步超過 1,000W，EMIB-T 的橋接式分散架構在大封裝下熱管理可能比 CoWoS-L 整合矽路由更複雜。

投資觀察點

• Mediatek TPU 在 EMIB-T 的進展：機構A認為是 EMIB-T 量產可行性的重要指標。
• Apple / NVIDIA / Broadcom 等 TSMC 主要客戶的 dual sourcing 評估：若大客戶開始投片 Intel 18A 並驗證 EMIB-T 封裝，是 EMIB-T 滲透的關鍵信號。
• ABF 載板廠營收與毛利率變化：Unimicron / 欣興、Ibiden、Shinko 高階 ABF 出貨節奏與漲價能力。
• Intel 自身 AI / Foundry 業務動能：Intel Panther Lake / Clearwater Forest 等綁定 18A 產品出貨速度。

技術演進時程

關鍵廠商

應用場景

• AI 加速器（GPU / ASIC）異質整合封裝替代方案
• 大型 chiplet 系統的模組化封裝
• 客戶 dual sourcing 策略性供應分散

相關技術

• 技術_CoWoS：對位競爭的台積電主流方案；CoWoS-L 為與 EMIB-T 最接近的對比
• 技術_玻璃芯基板：基板廠資源分配的競爭路線；EMIB-T 可能排擠玻璃芯基板量產優先順序
• 技術_矽電容：EMIB-T / TPU 封裝中的高密度 IPD / Si-Cap 去耦元件
• 技術_SoIC：3D 晶片堆疊；與 EMIB-T 並非直接對位，但同屬 AI 先進封裝
• 技術_BSPDN：背面供電架構；不同層次的 AI 加速器電力解方

供應鏈

• 推動方：Intel
• ABF 載板：Ibiden、Shinko、Unimicron / 欣興
• S-SiCap / IPD：6531_愛普（市）
• S-SiCap 代工：6770_力積電（市）
• Si-Cap 國際供應：009150.KR(semco)
• 潛在 legacy DRAM 製程：2344_華邦電（市）
• 組裝外包（OSAT）：AMKR.US(amkor)（IFS 授權組裝技術並外包，機構O，2026-07）
• 觀察客戶：Apple、NVIDIA、Broadcom、Google、Mediatek
• 所屬環節：#環節/封測、#環節/ABF載板

Intel 指定設備供應鏈（2026-07-06 確認）

EMIB-T 產線設備由 Intel 指定，所有設備廠均需通過 Intel 與載板廠雙重認證：

市場催化劑更新（2026-07-06）

• 聯發科與 Google 合作的次世代 TPU Humufish（預計 2027 年推出）確認採用 EMIB-T 封裝，以擴大封裝面積
• EMIB-T 產線複雜度極高，每條產線資本支出約為一般載板的 2 倍
• 矽橋鍵合後會產生 NCF 殘膠，需以冷雷射清除以免傷及載板結構
• 目前載板段良率僅約 20-50%，良率不佳將大量消耗 ABF 產能

來源：網路產業筆記彙整，2026-07

來源

• 機構A，2026-05（台積電）
• 機構B，2026-05（力積電 S-SiCap 代工估算）
• 機構B，2026-05（舊型記憶體 Si-Cap TAM）
• 機構C，2026-05，《Greater China Semi: A Guide to Semi Renaissance in 2026–30F》（Intel EMIB / EMIB-T 路線圖、Alchip AWS Trainium、聯發科 Google TPU、基板廠擴產與玻璃芯基板排擠）
• 機構B，2026-05（聯發科；2nm TPU 雙源 CoWoS-L + EMIB-T、EMIB 良率 >90%、CoWoS ~9.7x vs EMIB >12x reticle、PTI bumping、Intel foundry silicon bridge die）
• SemiAnalysis，2026-07（ECTC 2026：bump pitch 36/35→25µm、quarter-panel 240×240mm、TSV 壓降 −68~80%、MIM 500nF/mm²、HBM4E 12–16Gb/s 眼寬、active bridge 路線圖）
• Intel Foundry 官方投稿，3DInCites，2026-06（官方彙總口徑：25µm FLI/120×120mm/>9× reticle/UCIe 64Gb/s；SPIL 合作 SRAM chiplet 嵌橋 3D 整合）
• 機構O，2026-07（SBR Technology 獨立訪查：EMIB-T 連接可靠度優於 CoWoS/CoPoS、基板與組裝雙軌量產門檻、Intel 12x reticle 宣稱、Broadcom/Google 興趣、IFS 授權 Amkor 組裝）

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