定義
SoIC（System on Integrated Chips）是台積電 3D 晶片堆疊技術，核心在於透過 Hybrid bonding / Cu-Cu bonding 將晶片垂直整合。相較 CoWoS 的 2.5D 橫向整合，SoIC 更強調 die-to-die 的垂直互連密度、低延遲與高頻寬。
在機構C的先進封裝框架中，SoIC 是避免 High-NA EUV 曝光視野與大晶粒成本問題的替代路線：把原本整合在單一大 die 的電路拆成 chiplet，再用混合鍵合維持高頻寬與低延遲。這使 SoIC 與 技術_CoWoS、技術_TSV、技術_CMP 共同成為後摩爾定律的重要設備需求來源。
製程重點
| 製程 | 目的 | 設備需求 |
|---|---|---|
| 晶圓薄化 / 研磨 | 降低堆疊厚度、準備鍵合面 | thinning、grinding、CMP |
| 表面清洗 / 活化 | 確保 Cu-Cu bonding 表面潔淨 | 濕製程、plasma activation |
| Hybrid bonding | 晶片或晶圓間直接鍵合 | 高精度對位、bonding、溫控 |
| AOI / metrology | 檢查鍵合前後缺陷與 alignment | 2D / 3D AOI、X-ray、CT |
Hybrid bonding 對鍵合設備與前段表面處理的要求很高：die bonder ASP 約 USD3m，throughput 最高約 2,000 UPH，放置偏差需小於 0.2μm。晶片數越多、chiplet 設計越複雜，實際 throughput 越容易下滑。
CMP 是 SoIC 的關鍵良率製程。Hybrid bonding 要求介電層平坦度約 0.5nm、銅 pad 約 1nm，需多次 CMP 搭配不同銅移除率的 slurry，才能控制 dishing profile 與表面粗糙度。
SoIC 切割的主要限制是顆粒與邊緣損傷：
| 切割方式 | 特性 | 風險 |
|---|---|---|
| Blade dicing | 成本低、節拍快 | 最髒，顆粒多，良率損失高 |
| Laser dicing | 較 blade 乾淨 | SoIC 邊緣可能有雷射損傷 |
| Plasma dicing | 類似以蝕刻方式去除 scribe line | 最乾淨、損傷低，但速度最慢，die 越大 throughput 壓力越高 |
SoIC-X vs SoIC-P 與組裝結構（2026-07-17 web research）
- SoIC-X = bumpless 混合鍵合（AMD 3D V-Cache 採用）；SoIC-P = 微凸塊（µbump）版本，用於間距較鬆的應用。業界共識是微凸塊約在 10µm pitch 見底（solder 量不足、coplanarity 與 void 問題），10µm 以下必須走混合鍵合——這是 X / P 兩線並存的技術邏輯。
- SoIC 實際採 collective D2W：上下晶片各自切割、篩 KGD 後先鍵合到各自的重組載板（reconstituted carrier），最後以 W2W 完成。SemiAnalysis 拆解 AMD 3D V-Cache 每顆共 5 道鍵合步驟（CPU die 上載板、V-Cache die 上載板、2 顆 dummy Si 上載板、最終 W2W）——鍵合步驟數是估算 bonder 設備需求時的關鍵乘數。
- 前段製程屬性：混合鍵合需 ISO 1-3 無塵室與 CVD/PVD/ECD/CMP 等前段設備，OSAT 缺乏此類經驗與潔淨室等級，難以複製——SoIC 留在台積電廠內、封測廠只分到 CP/FT 的結構性原因。
- 效益量級：AMD 5800X3D（SoIC，7nm）相較未堆疊版本 +15% 效能、互連功耗約降至 1/3；Adeia 稱約等於「一個製程節點」的效益。混合鍵合互連密度較微凸塊高 15 倍（AMD Lisa Su 說法）、極限可達 1,000 倍。
- 第二代 3D V-Cache 翻轉：Zen 5（Ryzen 9800X3D）把 SRAM 快取從 CCD 上方移到下方（TechInsights 拆解），CCD 直接貼散熱器改善散熱、解鎖超頻，平均遊戲效能 +8%。堆疊方向是 SoIC 熱設計的自由度之一。
製程細節（TSV via-middle、鍵合層 damascene、5nm recess、電漿活化、W2W/D2W 成本交叉）見 技術_混合鍵合。
學術文獻重點：bond pitch 微縮路線（ECTC / IEEE，2026-07-17 彙整）
TSMC 歷年 ECTC 論文構成 SoIC 官方技術路線圖（書目經 Crossref、摘要經 OpenAlex 驗證）：
| 論文（ECTC） | Bond pitch | 互連密度 | 關鍵訊息 |
|---|---|---|---|
| 2019 SoIC 首發 | µm 級 | — | 業界第一個 logic-on-logic / memory-on-logic 前段 3D 堆疊平台；整合不同節點 KGD；點名散熱、供電、良率三大挑戰 |
| 2020 SoIC_UHD | 亞微米（示範 0.9µm，網路檢索資料稱、待核對） | ≥1.2M bonds/mm² | SoC 深度切分成 mini chiplets 延續摩爾定律；室溫預鍵合＋<300°C 退火 |
| 2022（由 2023 可靠度論文引述） | 3µm（F2F CoW） | — | 3µm vs 9µm pitch：能效（EEP）增益 8 倍、接觸電阻降 33%——pitch 微縮直接換算能效的量化錨點 |
| 2023 sub-0.5µm 低溫 | 0.4µm | 6.25M bonds/mm²（網路檢索資料稱、待核對） | 退火降至 250–280°C 保護先進節點與記憶體；已實現 logic-on-DTC（深溝電容）架構 |
| 2023 可靠度 | 3µm | — | <300°C 熱預算、6×6mm² 全陣列測試晶片通過可靠度驗證 |
| 2024 200nm 目標 | 0.2µm（目標） | 上看 2.5×10⁷/mm²（網路檢索資料稱、待核對） | 深亞微米鍵合把 bond pad 直接併入 BEOL 繞線層、減少 BEOL 總層數；瓶頸轉向晶圓形貌與 overlay 控制 |
競爭生態端，imec + EVG 於 ECTC 2026（2026-05-28 新聞稿）發表 200nm pitch W2W 混合鍵合：全 300mm 晶圓 100% die 的 post-bond overlay <40nm（世界首次），關鍵在 SiCN 介電材、鍵合前 CMP 全晶圓均勻度（Cu pad 數 nm 受控 recess）與 pre-bond 微影補正，設備為 EVG GEMINI FB——印證 CMP／bonder 精度是 pitch 微縮的兩大設備瓶頸。imec 將此定位為 CMOS 2.0（SoC 切分為 high-drive／high-density logic 等功能層）的核心互連技術。
權威 review 方面，John H. Lau（欣興電子）在 IEEE TCPMT 的系列綜述（2023／2024／2025）系統性整理混合鍵合失效模式：應力空洞、鍵合面剪切強度不足、微落塵造成大面積未鍵合——對應 SoIC 供應鏈中濕清（3131_弘塑（櫃））、CMP 耗材（1560_中砂（市））與檢測設備的良率角色。Intel 架構師在 Nature Electronics（2024）的展望則給出系統端目標：sub-micron pitch 下每 bit 傳輸能耗趨近單晶片內部線路（<0.05 pJ/bit，網路檢索資料稱、待核對）。
產能節點（機構C，2026-05）
| 時間 | 產能 / 事件 | 備註 |
|---|---|---|
| 2023 | 約 1.9k wpm | TSMC 初期 SoIC 產能 |
| 2024 | >4k wpm | AMD MI300 在 2024 年放量採用 SoIC |
| 2025F | 約 10k wpm 或以上 | 仍屬低基期，全年需求偏慢 |
| 2026F | 約 15k wpm | SoIC demand 重新加速 |
| 2027F | 約 30k wpm | 2025–27F CAGR >90% |
新調研口徑較機構C更積極
內部研究筆記（2026-05）記錄台積電 SoIC 2027 年底總產能規劃約 4.5-5 萬片 / 月，2028 年可能升至 7-8 萬片 / 月，主因 NVIDIA CPO / SRAM 堆疊、AMD 與 Apple 需求。此口徑高於機構C 2027F 約 30k wpm，暫並列保存，待後續法說或設備訂單驗證。
2025 年 SoIC 需求偏慢，機構C歸因於 Intel 暫緩 capex、2330_台積電（市） 除 AMD 與 Apple 外缺乏明顯新客戶，以及 AMD AI 晶片需求不如預期。2026–27F 的暴增動能則來自 AMD SoIC 需求再加速、技術_COUPE 自 2026F 起導入 hybrid bonding、Samsung / Hynix 為少量 HBM stacking 採購 hybrid bonding 設備，以及 Intel 恢復部分設備採購。
機構C預期 TSMC SoIC 產能快速擴張會帶動 BESI.NL(besi) hybrid bonder 訂單從 2025 谷底回升，主要反映在 2026–27F。
Die Bonder 市場
若 chiplet 成為後摩爾定律標準設計，機構C估純 hybrid bonding 設備市場規模至少約 USD1bn，且是現有封裝設備市場之外的增量。關鍵變數包括 mobile CPU 是否跟進 chiplet、hybrid bonder 實際 throughput，以及單一 chiplet 內整合的 IC 數量。
| 供應商 | 角色 |
|---|---|
| BESI.NL(besi) | Chip-to-chip / wafer hybrid bonding 龍頭，與 TSMC、Intel 關係深 |
| Shibaura | 積極擴大 hybrid bonding 參與度 |
| TEL | 可能憑前段設備客戶關係切入 |
| ASML | 機構C列為值得觀察的潛在參與者 |
台灣設備觀察
| 環節 | 台灣觀察 | 說明 |
|---|---|---|
| 濕製程 / 清洗 | 3131_弘塑（櫃） | 鍵合前後表面處理與清洗 |
| Hybrid bonding 周邊 | 3131_弘塑（櫃） | 報告列為先進封裝設備供應觀察 |
| AOI / X-ray / CT | 3030_德律（市） | 鍵合與堆疊缺陷檢測 |
機構E，2026-05：SoIC 濕清設備供應
| 受惠廠商 / 設備 | 角色 | 來源與 claim |
|---|---|---|
| 3131_弘塑（櫃） / 技術_半導體濕製程設備 | 台積電 SoIC（3D IC）濕式清洗設備獨家供應商；機構E指出其技術領先本土同業 | fact；機構E，2026-05 |
機構E指出 3D IC / SoIC 濕清設備相較 2.5D CoWoS 具結構性較高 ASP 與毛利率，並估 SoIC 佔3131_弘塑（櫃）設備營收比重將在 2027-2028 年顯著提升（估算數字見私有預估庫）。此為機構估計，後續需以台積電 SoIC 產能進機與弘塑法說驗證。
SoIC 耗材／零組件供應鏈兩波受惠（機構Y，2026-06）
機構Y產業報告（2026-06）將台灣 SoIC 供應鏈分兩波：第一波「設備端」（CoWoS 已與台積電共同開發、延伸 SoIC 製程驗證）；第二波「耗材與零組件端」（SoIC 量產啟動後高毛利耗材進入長線成長）。完整投資映射另有整理（來源：機構Y，2026-06）。
| 波次 | 環節 | 台廠 |
|---|---|---|
| 設備端 | 濕製程／清洗、設備 | 3131_弘塑（櫃）、3167_大量（市）、3535_晶彩科（市）、7822_倍利科（市）、6640_均華精密（櫃） |
| 耗材端 | CMP 鑽石碟 | 1560_中砂（市） |
| 耗材端 | 研磨墊 | 7768_頌勝科技（市） |
| 耗材端 | 研磨液 | 1717_長興（市） |
| 零組件端 | TSV 特用氣體 | 4768_晶呈科技（櫃） |
| 零組件端 | 晶圓夾持環 | 6532_瑞耘（櫃）、8098_慶康（興） |
| 零組件端 | 密封環／真空吸盤 | 7556_意德士（櫃） |
| 服務端 | 晶圓薄化 | 8028_昇陽半導體（市） |
產能口徑並列
機構Y估台積電 SoIC 月產能 2026 約 2 萬、2027 約 4.8 萬、2028 約 7.8 萬片（較 2026 近 5 倍），與上方機構C（2027F 約 30k wpm）／內部研究筆記（2027 底 4.5–5 萬、2028 7–8 萬）並列追蹤。
投資觀察
- SoIC 的設備門檻在高精度對位、鍵合面潔淨度、薄化後晶圓處理與缺陷檢測。
- 若 SoIC 與 技術_CoWoS 組合使用，單一 AI 封裝的設備密度會提高，受惠不只在封裝服務，也會外溢到檢測、濕製程與自動化。
- 2026–27F TSMC SoIC 產能若按機構C路線從約 10k wpm 擴到 15k / 30k wpm，Hybrid bonding、TSV etch & fill、CMP、晶圓薄化、暫時鍵合 / 解鍵合與光學檢測都是重要追蹤項。
圖解
應用延伸：3D 堆疊 SRAM
SoIC 的混合鍵合（hybrid bonding / Cu-Cu）是 技術_3D堆疊SRAM 的高階堆疊路線：
- AMD 3D V-Cache：在運算晶粒上垂直堆疊 SRAM 快取（L3 放大至 96MB），以台積電 SoIC 平台量產，是 3D 堆疊 SRAM 的消費／伺服器量產先例。
- Fujitsu MONAKA：以混合銅鍵合（HCB）F2F 將 2nm 運算晶粒疊在 5nm SRAM 晶粒上。
- 近運算記憶體（near-compute memory）趨勢是 SoIC 在 AI／HPC 之外的需求外溢點；垂直互連除 TSV 外，另有 技術_TCI近場無線互連 無孔路線並存。
供應鏈
- 供應鏈_半導體製程設備
- 時程_2026_先進封裝產能
2026 TSMC 技術論壇更新（2026-05）
- 台積電技術論壇揭露 SoIC 將於 2027-2028 大幅放量，與 CoWoS reticle 擴張同步推進系統級整合
- 來源：台積電技術論壇公開場次（2026-05）、機構A，2026-05
SoIC 蝕刻液與 release layer（特化耗材，2026-05-28 更新）
| 材料 | 狀態 | 受惠廠商 | 來源 |
|---|---|---|---|
| SoIC 蝕刻液 | 已通過認證；少量出貨來自 AP6，未來大量出貨將來自 AP7 | 4755_三福化（市） | 公司法說，2026-05 |
| 先進封裝 release layer | 客戶已要求準備文件並開規格，預計 2026-06–07 驗證通過，3Q26 放量；可接續 CoWoS Stripper 成為新成長線 | 4755_三福化（市） | 公司法說，2026-05 |
AP7 路線轉向
AP7 原規劃以 SoIC 為主力，2026-05-28 三福化法說揭露 AP7 已改為以 CoWoS 為主；AP8 亦將以 CoWoS 為主。這代表 SoIC 蝕刻液在 AP7 的放量節奏可能落在 SoIC 局部產能而非 AP7 全部，需追蹤台積電後續 AP7 SoIC vs CoWoS 配比。
2027-2028 需求線索（2026-05 調研）
| 應用 / 客戶 | 需求線索 | 說明 |
|---|---|---|
| NVIDIA CPO | 2027 年第一個 CPO 預計量產，EIC / PIC 間以 hybrid bonding / SoIC 連接 | 調研稱 2027 年 2 月進機、4 月量產；CPO 約占 4-5 萬片 SoIC 產能中的 10% |
| NVIDIA Feynman / SRAM 堆疊 | 每 module 含 4 個 GPU，每 GPU 兩疊 SRAM，每疊約 1GB | SRAM 間用 TCB，SRAM 與 GPU 間用 SoIC / hybrid bonding |
| AMD | 2027 年約 6 萬片 / 年，折合約 5k / 月 | 主要仍看 CPU / HPC 路線與 MI450 進展 |
| Apple | 約 5k / 月，部分可能在美國 AP1 廠 | 與 技術_WMCM 同屬 Apple 先進封裝升級觀察線 |
| Google TPU | V9 可能用到 SoIC，但 2027 年主力仍是 CoWoS | 2028 後才需更密切追蹤 |
來源
- 機構X產業報告，2026-05（設備產業近況）
- 台積電技術論壇公開場次，2026-05
- 三福化公司法說重點，2026-05（SoIC 蝕刻液 / release layer / AP7 路線轉向）
- 機構A，2026-05（台積電）
- 機構C，2026-05，《Greater China Semi: A Guide to Semi Renaissance in 2026–30F》
- 內部研究筆記，2026-05（台積電先進封裝產能）
- 機構E，2026-05（SoIC 濕式清洗設備、ASP / 毛利率與弘塑營收占比估計）
- SemiAnalysis, Advanced Packaging Part 5，2026-07（SoIC collective D2W 結構、3D V-Cache 5 道鍵合、前段潔淨室門檻、W2W/D2W 成本交叉）
- Semiconductor Engineering，2026-07（微凸塊 10µm 極限與 SoIC-X/P 分工邏輯、AMD 3D V-Cache 互連密度 15 倍）
- TechInsights, AMD Flips 3D V-Cache in New Ryzen 7 9800X3D（第二代 V-Cache 移至 CCD 下方；全文付費牆，僅引用公開摘要）
- TSMC ECTC 論文系列彙整，2026-07（2019 首發 10.1109/ectc.2019.00095、2020 SoIC_UHD 10.1109/ectc32862.2020.00096、2023 sub-0.5µm 10.1109/ectc51909.2023.00008、2023 可靠度 10.1109/ectc51909.2023.00136、2024 200nm 10.1109/ectc51529.2024.00125）＋ Lau IEEE TCPMT 綜述（2023/2024/2025）＋ Nature Electronics 2024（10.1038/s41928-024-01175-3）＋ imec/EVG ECTC 2026 200nm W2W 新聞稿全文；書目 Crossref 驗證、摘要 OpenAlex 驗證
- 機構Y，2026-06（SoIC 導入廠商路線、產能節點、台灣設備／耗材兩波供應鏈）
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