定義
CoWoS（Chip on Wafer on Substrate）是台積電主導的 2.5D 先進封裝平台，把 GPU / ASIC 等邏輯晶片與 HBM 透過中介層整合，再接到封裝基板。AI 加速器持續放大 die size 與 HBM 顆數，使 CoWoS 成為 2025-2027 先進封裝擴產主軸。
技術路線
| 類型 | 中介層 / 互連 | 特性 | 觀察 |
|---|---|---|---|
| CoWoS-S | Silicon interposer | 線寬密度最高，成本較高 | 高階 AI GPU 既有主流 |
| CoWoS-R | RDL interposer | 成本與尺寸彈性較佳 | 大尺寸封裝成本改善 |
| CoWoS-L | Local silicon interconnect + RDL | 局部高密度互連搭配大尺寸 RDL | Blackwell 後成為主流觀察 |
CoWoS-L 結構與製程流程（機構R × 機構V，2026-07-08）
圖說：CoWoS-L 系封裝結構圖，HBM 與 SoC 置於 RDL／LSI／IPD／TIV／Molding 結構上，下接 Substrate。來源：機構R × 機構V，2026-07-08。
圖說：CoWoS-L Process Flow-1（RDL 前段製程）：Seed Layer → Photoresist & LDI → Plating Cu → Stripping & Etching → PID Coating & LDI → Seed Layer Sputtering，重複多次後再 Stripping & Etching。來源：同上。
圖說：CoWoS-L Process Flow-2（後段面板級組裝）：面板切割成 12 strips → Surface Finishing (EPIG) → Chip-to-RDL-substrate bonding → Underfilling & EMC molding → Panel Transfer to 2nd glass carrier。來源：同上。
產能節點
| 時間 | 產能 / 事件 | 備註 |
|---|---|---|
| 2025F | CoWoS 月產能約 7.5-8 萬片 | 機構X整理 |
| 2026F | CoWoS 月產能約 12-13 萬片 | 先進封裝設備需求同步擴張 |
| 2027F | CoWoS 月產能約 13.5 萬片 | 進入高基期後仍維持成長 |
| 2028F | CoWoS 月產能約 15 萬片 | 大尺寸 AI 封裝需求延續 |
產能口徑更新（2026-05-26 專家調研）
台積電先進封裝產能 WMCM 調研 memo（2026-05-26）的口徑較上方機構X更樂觀：2026 年底 CoWoS 約 13 萬片 / 月，2027 年底約 17-18 萬片 / 月；但同時稱 2028 後台積電高層對 CoWoS 擴產轉趨謹慎，新增投資重心會轉向 技術_CoPoS。因此本頁暫保留兩組估算，後續需用公司法說 / 設備拉貨交叉驗證。
產能口徑再更新（機構R × 機構V，2026-07-08，目測讀圖近似值）
機構R × 機構V（2026-07-08）的長條圖（無列印數字，讀圖估計）顯示 TSMC CoWoS 月產能 2027F 約 190kwpm、2028F 約 255kwpm，較上方機構X（135k／150k）與 WMCM 調研（170-180k／未列 2028）兩組估算再高一截，尤其 2028F 幾乎是上方機構X估值的 1.7 倍。SoIC 同圖約 2028F 75kwpm，亦高於 技術_SoIC 頁機構C 2027F 30k wpm 與 WMCM 2028 7-8 萬片的區間上緣。因讀圖精度有限，暫列為第三組估算並列，待公司法說 / 設備訂單交叉驗證後收斂。
圖說：TSMC 先進封裝產能長條圖（CoWoS／SoIC／CoPoS，2023-2028F，kwpm），CoPoS 於 2028F 首度出現小量產能。來源：機構R × 機構V，2026-07-08。
設備需求
| 設備環節 | 需求來源 | 台灣觀察 |
|---|---|---|
| Underfill / jetting | 大尺寸封裝底部填膠與可靠度 | 3131_弘塑（櫃） |
| AOI / X-ray / CT | 中介層、bump、封裝內部缺陷檢測 | 3030_德律（市） |
| 檢測設備代理 | CoWoS 製程檢測（代理國外機台） | 6207_雷科（櫃）（終端「T 公司」推定台積電；2026 相關營收約 NT$3.7-3.8 億，法說 2026-07-24） |
| 濕製程 / 清洗 | 封裝製程去膜、清洗與表面處理 | 3131_弘塑（櫃） |
| 自動化搬運 | 高價晶片與大尺寸載板搬運 | 台廠設備群待補 |
投資觀察
- CoWoS-L 若成為 Blackwell 後主流，會增加大尺寸封裝、局部高密度互連與 RDL 相關設備需求。
- CoWoS 產能快速擴張會拉動檢測設備密度，特別是 AXI X-ray / CT、3D AOI。
- 與 技術_SoIC 不同，CoWoS 偏 2.5D 橫向整合；SoIC 偏 3D 垂直堆疊，兩者可能在高階 AI 封裝中組合使用。
供應鏈
- 供應鏈_CoWoS
- 供應鏈_半導體製程設備
- 時程_2026_先進封裝產能
來源
- 機構X，2026-05
- 技術_SiPh
2026 TSMC 技術論壇與機構A 報告更新（2026-05）
根據台積電技術論壇（2026-05）與機構A 報告（2026-05）：
- Reticle 演進：5.5x（2026，12x HBM3E/4，良率 98%）→ 9.5x（2027，12x HBM4E）→ 14x（2028，20x HBM）→ 24x HBM（2029）
- 產能 CAGR：機構A 估 2026 / 2027 YoY +85% / +60%；2022-2027 整體 3DIC/CoWoS CAGR >80%
- CoWoS-L 對位 Intel EMIB-T：CoWoS-L 用 silicon interposer + RDL 大面積路由，EMIB-T 用 embedded silicon bridge 並把大部分路由推回 ABF 載板；CoWoS-L 在 HBM 高頻寬整合上仍具優勢，詳見 技術_EMIB-T
Reticle 微縮執行難度：機構O SBR 研討會（2026-07-21）較保守觀點
機構O（2026-07-21）引述 SBR Technology 西尾俊彥的獨立產業訪查，對上表官方揭露時程提出較謹慎的執行面觀察，與台積電技術論壇官方口徑並列： - CoWoS-S reticle 上限 3.3x：Interposer 尺寸放大會增加翹曲、降低銲接（soldering）可靠度，西尾判斷 3.3x 是 CoWoS-S 的實務上限。 - CoWoS-L 5.5x（Rubin Ultra）評估卡關：台積電官方揭露 CoWoS-L reticle 將由 3.3x 擴至 5.5x、再到 9.5x（2029 前）；但西尾指出以 5.5x reticle 為基礎的 Rubin Ultra 導入評估目前進展不順，9.5x「會非常難達成」。 - 9.5x 銲接問題已於 1H2027 被列為議題：若 9.5x reticle 版 CoWoS-L 未能成功，西尾認為封裝技術限制可能使 NVIDIA Feynman 世代難以如期實現。 - 對應基板尺寸：3.3x reticle 對應基板 85×85mm、5.5x 對應 110×110mm、9.5x 對應 130×140mm。
與上方機構A／台積電技術論壇官方時程（5.5x 2026 → 9.5x 2027 → 14x 2028）相比，機構O／SBR 的獨立訪查在執行難度與良率風險上明顯更保守，且未確認 9.5x 能否如期於 2027 到位；兩者並列保留，待台積電法說或設備拉貨數據交叉驗證。
2026-2028 客戶需求與外包分流（2026-05 調研）
台積電先進封裝產能 WMCM 調研 memo（2026-05）補充 2026 年 CoWoS 需求拆分與 OSAT 分流：
| 客戶 / 平台 | 2026E 需求 / 觀察 | 說明 |
|---|---|---|
| NVIDIA | 全年約 70-80 萬片 CoWoS，未見明顯下修 | Rubin 進展偏慢，受 HBM4 協同與記憶體供應配合影響 |
| Google TPU | CoWoS-S 擴產 7-8 萬片，實際需求仍增 | Google / NVIDIA 合計占台積電 2026 CoWoS 約八成 |
| Broadcom | 約 40-50 萬片 | Switch / ASIC 需求，部分可外包 OSAT |
| AMD | 2026 年約 8 萬片，市場傳上修至 12 萬片但需驗證 | MI450 尚未量產，2027 重心可能偏 CPU |
| OSAT | 2026 擴約 1 萬片、2027 可能達 6 萬片 | 主要承接 CoWoS-R；AMD、Broadcom 為主，CoWoS-S / CoWoS-L 難度較高 |
資訊衝突：OSAT 是否承接 CoWoS-L（機構R × 機構V，2026-07-08）
上表 WMCM 調研稱 OSAT 主要承接 CoWoS-R、CoWoS-S/CoWoS-L 難度較高；但機構R × 機構V（2026-07-08）的 ASEH（日月光投控）產能圖顯示，日月光委外 CoWoS 產能中 CoWoS-L 自 2026F 起大幅放量（目測 2027F 約 35kwpm、2028F 約 50kwpm，占日月光委外 CoWoS 總量七成以上），與 WMCM「CoWoS-L 難度較高」的判斷方向相反。與 3711_日月光投控（市） 頁既有「委外 CoWoS 2026/27/28 = 25k/42k/50-60k 片」（機構V，2026-06-12 講座）在總量上一致，但本次圖表首度揭露其中大部分是 CoWoS-L，而非 R。需以日月光法說或設備進機交叉驗證何者製程別占比為準。
CoWoS 與 CPO 整合：通往 Heterogeneous Integration
穎崴 CPO 論壇簡報（2026-05）與機構R D-FAU 供應鏈簡報（2026-05）共同指出：CPO 是 CoWoS / 3DFabric 演進的必然下一步。當 GPU die、HBM 堆疊與光引擎被同時放上同一中介層（技術_COUPE / iOIS）時，Heterogeneous Integration（異質整合）成為 CoWoS 平台的決定性挑戰：機械、電氣、熱三類極端條件同時對中介層提出規格升級要求。
Mechanical Extremes：Interposer 尺寸與 reticle 限制
圖說：TSMC interposer 演進示意（Source: IDTechEx Research，引用自穎崴 CPO 論壇簡報，2026-05）。Package size 由 die 數、Memory、High Speed I/O Channel 與製造極限共同決定；CPO 時代 Interposer 尺寸進一步擴大、堆疊複雜度與良率挑戰隨之升高。1 reticle 最大約 ~830mm²，未來 CoWoS-L / 多 reticle 拼接成必走路線。Chip heat density 設計參考：1.1–2 W/mm²。來源：穎崴 CPO 論壇簡報，2026-05。
圖說：GPU 架構演進對應 Interposer 規格升級（Source: KAIST TERALAB，2026 AI Chip → 2032 / 2029-2035）：
| 年代 | 2026 AI Chip | 2032 | 2029-2035 |
|---|---|---|---|
| GPU Die Size | 728 ~ 750 mm² | 700 mm² | 600 mm² |
| GPU Power | 800 ~ 900 W | 1,000 W | 1,200 W |
| GPU Dies (count) | X2 / X4 | X4 | X8 |
| HBM Stack | HBM4 X8 | HBM5 X8 | HBM6 X16 / HBM7 X32 |
| Interposer Size | 2,198 mm² (46.2×48.5 mm) → 4,788 mm² (85.2×56.2 mm) | 6,014 mm² (102.8×58.5 mm) | 9,245 mm² (96.4×95.9 mm) |
| Total Bandwidth | 16/32 → 48 TB/s | 128/256 TB/s | 1,024 TB/s |
| Total HBM | 288/384 → 400/500 GB | 1,536/1,920 GB | 5,120/6,144 GB |
| Total Power | 2,200 W → 4,400 W | 5,920 W | 15,360 W |
CoWoS Interposer 在十年間將從 ~2,200 mm² 膨脹到 ~9,245 mm²（約 4 倍）、總功耗從 2,200W 飆升至 15,360W（約 7 倍）。對應的封裝後測試 socket、熱管理與訊號完整性挑戰已超出傳統 Organic Substrate 能力範圍。來源：穎崴 CPO 論壇簡報，2026-05。
Glass Substrate：從 Organic 演進至玻璃中介層
CoWoS 在 CPO 時代面臨 Organic Substrate 的物理極限：
圖說：傳統 Organic Substrate 的兩大問題（穎崴 PDF "The Problem with Organic Substrates"）：① Thermal / Mechanical Instability（熱與機械不穩定）—— 與矽的 CTE Mismatch 高，造成 Warping & Misalignment；② Electrical Loss（電氣損耗）—— 高頻訊號完整性受限。對 CPO 大封裝（>100mm）尤其致命。來源：穎崴 CPO 論壇簡報，2026-05。
圖說：Glass Interposer / Substrate 是 CoWoS 演進至 CPO 時代的突破方案（穎崴 PDF "Why Glass is the Breakthrough Solution"）：① Superior Stability（與矽接近完美的 CTE Match）；② Pristine Electrical Performance（電氣性能優異）；③ Advanced Integration（適合 3D / CPO 整合）。詳見 技術_玻璃芯基板。來源：穎崴 CPO 論壇簡報，2026-05。
與 COUPE / 3D EIC-PIC 的整合
機構R 簡報（2026-05）揭露：
- TSMC 將 COUPE 光引擎與 CoWoS-S 中介層整合，使光學介面能極度靠近運算核心，大幅縮短電訊號走線
- ASIC + HBM 記憶體 + COUPE 光引擎全部整合在同一矽中介層上
- COUPE 2.0 採 3D 堆疊 EIC（7nm FinFET）/ PIC（65nm SOI SiPh），PIC 面向下以 SoIC-X 混合鍵合 接到 EIC，並透過 CoWoS-S 整合為完整 CPO 系統
- 證明 COUPE + CoWoS 是 NVIDIA 次世代超高頻寬交換器（Quantum 系列）的物理核心
CoWoS 演進至 CPO 對台廠的衝擊
- 載板廠（欣興、台光電、南電）：Organic Substrate 在 CPO 大封裝逐步被擠壓，需轉攻 Paddle Card、低損耗載板、玻璃載板等新材料路線
- CoWoS 設備（弘塑、德律、均豪）：玻璃中介層引入後，濕製程、AOI、CMP 等需新增玻璃適配規格
- CPO 封裝後測試（6515_穎崴（市）、6223_旺矽（櫃））：Interposer 尺寸放大直接驅動 技術_HyperSocket 與 CPO Insertion 設備規格升級
- Si microlens / Meta-lens（采鈺、合聖）：在 CoWoS-S + COUPE 整合中扮演光纖耦合對位元件
來源（補充）
- 穎崴 CPO 論壇簡報，2026-05（Mechanical Extremes / GPU 演進表 / Glass vs Organic Substrate / Heterogeneous Integration）
- 機構R，2026-05（CoWoS-S + COUPE 2.0 整合、3D EIC-PIC SoIC-X、與 NVIDIA Quantum 平台連結）
- 機構R × 機構V，2026-07-08（TSMC CoWoS/SoIC/CoPoS 產能圖、ASEH CoWoS-S/R/L 委外產能分解、CoWoS-L 結構與製程流程圖）
- 機構O，2026-07-21（SBR Technology 西尾俊彥獨立訪查：CoWoS-S/L reticle 上限與良率風險、對應基板尺寸）
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